TSMC의 3D 적층 반도체 기술의 새로운 표준 제시

TSMC의 3D 적층 SoIC (System on IC) 기술은 반도체 패키징의 새로운 전환점을 제공하며, 특히 고성능 컴퓨팅(HPC), 인공지능(AI), 차세대 소비자 응용 분야에서 중요한 역할을 할 전망입니다. TSMC의 기술 로드맵과 현재 동향을 기반으로 주요 내용을 정리하면 다음과 같습니다.

1. SoIC 기술의 주요 특징

하이브리드 웨이퍼 본딩: TSMC의 SoIC 기술은 하이브리드 웨이퍼 본딩을 사용하여 두 개의 고급 논리 칩을 초고밀도의 구리-구리 인터커넥션으로 직접 적층합니다. 이 기술은 연결 거리를 줄이고 전력 손실을 최소화하며 대역폭 밀도를 높입니다.

SoIC 기술의 변형
SoIC-X (비범프 방식): 초고성능 제품에 최적화된 설계로, 높은 인터커넥션 밀도를 제공. AMD의 3D V-캐시와 같은 고성능 CPU 및 AI용 Instinct MI300 시리즈에서 사용됩니다.
SoIC-P (범프 방식): 비용 효율적인 애플리케이션을 겨냥한 3D 적층 기술로, 마이크로범프(µ범프)를 활용하여 비교적 낮은 밀도를 제공합니다.

2. 로드맵 주요 내용

결합 피치(bond pitch) 감소: 결합 피치는 2023년 9μm에서 2027년 3μm까지 줄어들 예정입니다. 이는 인터커넥션 밀도를 3배 증가시켜 성능을 대폭 개선합니다. 2027년에는 A16(1.6nm) 상단 다이와 N2(2nm) 하단 다이가 3μm 피치를 기반으로 통합될 계획입니다.
다이 크기 확대: TSMC는 830 mm²에 달하는 레티클 크기의 다이를 2025~2027년 사이 일반화할 계획으로, 대형 및 복잡한 고성능 칩 설계에 적합합니다.
적용 사례: 고성능 및 대역폭이 중요한 응용 분야(HPC, AI)뿐만 아니라, 모바일 SoC 및 소비자 전자 기기에서도 비용 효율성을 고려한 설계가 가능해집니다.

3. 주요 응용 분야

고성능 컴퓨팅(HPC): AMD, NVIDIA, Intel, Broadcom 등 고객사가 SoIC-X 기술을 활용해 AI 계산 및 에너지 효율적인 HPC 프로세서를 개발할 수 있습니다. 특히, TSMC의 CoWoS 인터포저와 SoIC-X의 결합은 지연 시간을 줄이고 데이터 처리 속도를 향상시킵니다.
모바일 및 소비자 전자기기: SoIC-P는 16~25μm 피치를 갖춘 저렴한 3D 적층 기술을 통해 웨어러블 및 모바일 기기와 같은 중저가 응용 분야를 지원합니다.

4. 산업에 미치는 영향

칩렛 아키텍처 혁신: SoIC는 모듈형 프로세서를 가능하게 하며, 이종 적층(heterogeneous integration)을 통해 로직, 메모리, I/O 다이를 결합할 수 있습니다. 대역폭 밀도가 증가함에 따라, 대규모 언어 모델(LLM)과 같은 복잡한 계산 작업을 더욱 효율적으로 처리할 수 있습니다.
비용 효율성 향상: SoIC-P는 중간급 및 비용 민감한 애플리케이션에서도 3D 적층을 가능하게 하여 반도체 생태계의 확장을 촉진합니다.
적용 확대 전망: TSMC는 2026~2027년까지 30개의 SoIC 설계가 출시될 것으로 기대하며, 기술 채택이 점점 가속화될 것으로 보고 있습니다.

5. 과제와 미래 전망

기술적 과제:
다이 간 인터페이스 개선 및 열 방출 문제 해결.
생산 비용 절감과 수율 개선을 위한 기술 최적화.

향후 혁신 가능성:
로직-메모리 통합과 같은 고급 이종 적층 기술의 개발.
결합 피치를 3μm 이하로 줄이는 추가적인 소형화.

결론

TSMC의 SoIC 기술은 반도체 패키징의 새로운 장을 열고 있습니다. 대역폭 밀도 증가, 전력 효율성 향상, 시스템 소형화를 통해 AI, HPC, IoT와 같은 다양한 응용 분야에서 강력한 칩 설계를 가능하게 합니다. 특히, 첨단 및 비용 민감한 시장 모두에 적합한 솔루션을 제공함으로써 반도체 산업 전반에 걸쳐 광범위한 영향을 미칠 것으로 기대됩니다.

참고:

TSMC의 SoIC-P에서 P는 “Pillar”를 의미합니다. 이는 SoIC 기술의 특정 변형으로, 범프(bump) 또는 필러(pillar)를 사용하여 칩 간 연결을 제공하는 방식을 나타냅니다. SoIC-P는 기존 SoIC-X(무범프 기술)과 비교하여 비용 효율성을 높이면서도 3D 적층 구조를 지원하는 기술입니다.
SoIC-P는 고성능이 필수적이지 않은 애플리케이션을 대상으로 하며, 마이크로범프(micro-bump)를 활용하여 칩들을 연결합니다. 이를 통해 비용이 더 낮은 소비자용 애플리케이션이나 중급 성능 요구사항을 충족할 수 있습니다. 주요 목적은 고급 3D 적층의 장점을 유지하면서도 복잡성과 제조 비용을 낮추는 것입니다.


https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

TSMC's 3D Stacked SoIC Packaging Making Quick Progress, Eyeing Ultra-Dense 3μm Pitch In 2027

TSMC symposium 2024