Die shrink와 shrink factor의 의미
Die shrink (때로는 optical shrink나 process shrink라고도 함)는 금속 산화물 반도체(MOS) 장치의 크기를 축소하는 과정을 의미합니다. 다이를 축소하는 것은 더 발전된 제작 공정을 사용하여 유사한 회로를 생성하는 작업으로, 일반적으로 리소그래픽 노드를 발전시키는 과정이 포함됩니다. 이로 인해 칩 회사는 프로세서의 주요 아키텍처 변경 없이 연구 및 개발 비용을 절감할 수 있으며, 동시에 동일한 실리콘 웨이퍼에서 더 많은 프로세서 다이를 제조할 수 있어 제품당 비용이 줄어듭니다.
다이 축소는 삼성, 인텔, TSMC, SK hynix와 같은 반도체 회사 및 AMD(구 ATI), NVIDIA, MediaTek과 같은 팹리스 제조업체들에게 낮은 가격과 더 높은 성능을 제공하는 핵심적인 요소입니다.
DRAM(동적 랜덤 액세스 메모리)에서 Shrink factor는 제조 공정 중에 메모리 셀과 DRAM 칩의 다른 구성 요소들의 크기가 축소되는 정도를 의미합니다. die shrink는 일반적으로 한 칩에 더 많은 메모리 셀을 배치할 수 있게 하여 전체 저장 밀도를 증가시키고 성능을 향상시킵니다. Shrink factor는 반도체 제조 기술의 발전과 밀접하게 관련이 있으며, 프로세스 노드 크기(예: 10nm, 7nm 등)로 측정됩니다. 프로세스 노드는 트랜지스터와 메모리 셀을 얼마나 작은 크기로 만들 수 있는지를 결정합니다.
메모리 셀 크기 축소: Shrink factor가 개선되면(즉, 프로세스 노드가 줄어들면) 각 DRAM 메모리 셀의 물리적 크기가 작아집니다. 이를 통해 더 많은 메모리 셀을 같은 면적에 배치할 수 있어, DRAM 칩의 밀도가 증가하고, 결과적으로 전체 용량이 향상됩니다.
전력 소비 감소: 셀 크기가 작아짐에 따라 각 메모리 셀을 작동시키는 데 필요한 전력이 줄어듭니다. 이로 인해 에너지 효율성이 향상되며, 특히 모바일 기기나 데이터 센터에서 중요한 역할을 합니다.
데이터 액세스 속도 향상: 작은 메모리 셀과 더 밀집된 구조는 트랜지스터와 커패시터 간의 거리가 줄어들어 데이터 접근 속도를 높입니다. 이는 DRAM의 전반적인 속도 향상으로 이어집니다.
도전 과제: DRAM 셀을 축소하면 밀도와 성능이 향상되지만, 그에 따라 유출 전류 증가, 전력 관리 문제, 제조 결함에 대한 민감도 증가와 같은 도전 과제가 발생합니다. 이러한 문제를 해결하기 위해서는 개선된 재료나 새로운 제조 기술이 필요합니다.
DRAM에서의 shrink factor는 메모리 기술 발전의 핵심 요소로, 더 높은 용량, 낮은 전력 소비, 더 빠른 성능을 가능하게 하지만, 이를 실현하기 위한 기술적 과제가 동반됩니다.
DRAM 셀 스케일링에 관한 내용에서 cell pitch는 삼성, SK hynix, Micron의 DRAM 제품에서 활성 셀, WL(워드라인), BL(비트라인)의 피치(간격) 변화 트렌드를 나타냅니다. Micron은 D1x 세대부터 셀 설계를 변경하고 절연 게이트 라인을 제거했지만, 모든 피치는 세대마다 점차 축소되어 왔습니다. 활성 피치는 WL과 BL 피치보다 작으며, 6F2 셀 설계가 현재까지 주류를 이루고 있습니다.
6F2 셀 설계와 공정 통합을 유지하면서 BCAT 셀 구조, 부피가 큰 새들핀 타입의 활성 소자, 저장 노드 착지 패드와 플러그, BL 공기 갭 스페이서, 원통형 또는 준 원통형 커패시터, AlO/ZrO 기반 커패시터 유전체를 사용하는 COB(커패시터-온-BL) 기술을 포함하면, DRAM 기술 확장에 한계가 있을 수 있습니다. 삼성, SK hynix, Micron의 DRAM D/R 트렌드와 1z, 1b, 1c 세대 벤치마킹 결과를 보면, 10nm가 6F2 DRAM 셀의 마지막 노드일 가능성이 높습니다.
DRAM 파운드리들은 이 한계를 극복하려고 혁신적인 기술, 재료, 방법론을 개발하고 있습니다. 예를 들어, 게이트 워크 함수 엔지니어링, HKMG(고유전율 금속 게이트), 감지 여유, 속도 향상, 로우 해머 스케일링, 고-NA EUV 도구 등이 있습니다. 이 후에는 2028년경 또는 그 이후, 더 높은 밀도, 성능, 속도를 위한 새로운 접근 방식과 프로토타입이 필요할 것입니다. 예를 들어, 인듐-갈륨-아연-옥사이드(IGZO) 박막 트랜지스터를 사용하는 2T0C 커패시터 없는 DRAM 셀 등이 제시될 수 있습니다.
DRAM 셀 용량(capacitance)은 셀 설계와 동작에서 중요한 키워드로, DRAM 셀 용량은 장치가 축소됨에 따라 계속 감소하고 있으며, D1z와 D1a 세대의 셀 용량은 이제 10 fF/cell 이하로 내려갔습니다. 커패시터 공정 통합은 원통형 커패시터에서 준 원통형 커패시터로 변경되었으며, 유전체 재료도 변경되고 최적화되었습니다. 예를 들어, SK hynix D1y, D1z 세대와 삼성 D1z 세대에서는 커패시터 형상이 바뀌었습니다.
이러한 변화로 SK hynix는 TR 신뢰성을 향상시키기 위해 리세스 채널을 채택한 새로운 S/A 트랜지스터 구조를 도입했습니다. 물리적 한계로 인해 셀 용량은 D1c 세대에서 6fF/cell이나 5fF/cell로 더 감소할 수 있지만, 제조업체들은 6fF/cell 이상을 유지하려고 할 것입니다. 이를 위해서는 더 신뢰성 높은 초박형 고유전율 유전체 층 증착 도구가 개발되고 적용되어야 합니다.
셀과 커패시터를 축소하면서 셀 용량(> 7fF/cell)을 유지하는 것이 매우 어려워지며, 이는 더 높은 유전율(k > 50)을 가진 재료를 요구합니다. 커패시터 재료 후보로는 스트론튬 타이타네이트(STO)와 Ru 전극이 있으며, 이는 전도 밴드 오프셋을 보장하여 유출 전류 밀도를 낮추는 데 유리합니다. STO/Ru의 확장성은 < 0.5 nm EOT로 예상됩니다.
DRAM 셀 통합은 여전히 6F2 셀 설계를 기반으로 유지되고 있으며, 삼성, SK hynix, Micron의 D2x에서 D1z 세대까지의 Shrink factor (SF) 트렌드는 셀 크기의 축소가 어려워지고 있음을 보여줍니다. 예를 들어, Micron은 수년 동안 0.75 ~ 0.85를 유지했지만, D1z에서는 SF가 0.92로 증가했습니다. 삼성과 SK hynix도 세대별로 SF가 증가하고 있으며, 특히 D1z 세대는 0.92 이상으로, 셀 축소가 점점 어려워지고 있음을 나타냅니다. D1a, D1b, D1c 세대의 SF는 0.9 이상을 유지할 것으로 예상됩니다.
참고